3D NAND，闪迪实现新突破

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在IMW 2026上，SanDisk公布了一项名为“用于3D闪存中高可靠性QLC操作的新型通道背面工程”的研究成果，该论文被评为IMW 2026的最佳论文。该论文共有六位作者，包括Gyakushi，其中四位来自SanDisk，两位来自铠侠（Kioxia）。

3D NAND闪存（以下简称“3D NAND闪存”）通过垂直堆叠大量单元晶体管来提高存储密度。堆叠的单元晶体管数量（堆叠字线数量）超过100个。

从水平方向（平行于晶圆表面）观察，单元晶体管的结构通常由外向内依次为：字线（WL）金属（栅电极）、氧化膜（阻挡绝缘层）、氮化物膜（电荷（载流子）陷阱膜）、氧化膜（隧道绝缘层）、多晶硅膜（沟道膜）和氧化膜（核心绝缘层）。数据写入（编程）和擦除是通过隧道绝缘层在氮化物膜和沟道膜之间交换电荷（电子或空穴）来实现的。

3D NAND闪存通常采用多级存储器（一种将多个阈值电压编程到单个单元晶体管中的方法）。商业化量产的版本包括TLC（3位/单元）和QLC（4位/单元）技术。特别是QLC技术，由于其能够在单个单元晶体管中存储大量数据（4位），因此已成为高容量闪存的主要存储介质。

然而，QLC 方法的编程阈值电压数量非常多，总共有 15 个。因此，必须精确控制编程阈值电压，并在编程完成后长时间保持设定的阈值电压。

这里面临的挑战是由于反复重写（擦除和编程）导致数据保持时间缩短。重写周期会增加单元晶体管阈值电压的变化，从而降低多级存储器的读取裕度，使其低于初始状态（Fresh）。

首先，3D NAND闪存采用超过100层的字线堆叠结构，构成单元晶体管的薄膜厚度在上下层之间存在差异。用摩天大楼来比喻，楼上的墙壁往往较厚，楼下的墙壁较薄。因此，隧道绝缘层在底层通常也较薄。当隧道绝缘层较薄时，存储的电荷很容易逸散到沟道层中。

为了缓解这个问题，闪迪和铠侠的联合研究团队尝试改进单元晶体管的结构。具体来说，他们在多晶硅薄膜和氧化物薄膜（核心绝缘层）之间插入了氧化物层和氮化物层。这些层被称为“沟道背面（CBS）氧化物/氮化物层”，而这种单元晶体管结构被命名为“MANOSON（金属-氧化铝-氮化物-氧化物-半导体-氧化物-氮化物）”。

在新型单元晶体管结构中，擦除操作会从氮化物薄膜中释放电荷（通常是电子），其中一部分会被沟道背面的氮化物薄膜捕获。因此，单元晶体管的阈值电压会略微升高。当向同一单元写入数据时，电荷会再次注入氮化物薄膜。然后，擦除操作会再次从沟道背面的氮化物薄膜中捕获部分释放的电荷。这种重复过程会导致阈值电压逐渐升高。

这里的关键因素是沟道背面是否存在氧化膜。如前所述，氧化膜的厚度取决于字线的位置（高度）。此外，沟道背面的氧化膜在较高位置较厚，在较低位置较薄。如果沟道背面的氧化膜较厚，则擦除操作过程中释放的电荷被沟道背面的氮化物膜捕获的概率就会降低。

阈值电压的变化（增加）在较低楼层较大，在较高楼层较小。因此，经过重写周期后，长期数据存储后的阈值电压变化较小。当使用高阈值电压（S12 至 S15）对数据进行编程时，这种变化差异会更大。此外，比较室温下存储的 S15 数据，较低楼层单元的阈值电压下降幅度比较高楼层单元的阈值电压下降幅度更小。

与传统 MANOS 单元相比，在重写周期后，由于数据存储而导致的读取裕量有所增加，在 10,000 小时的存储周期内，裕量提高了 15%。此外，在相同的裕量宽度下，数据存储周期比传统 MANOS 单元延长了五倍。

目前尚不清楚这种单元晶体管结构是否已实际应用于3D NAND闪存产品中，或者未来是否有使用计划。我们需要拭目以待。

（来源： 编译自 pcwatch ）

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